Alimentation électrique arrière par imec

Backside Power Delivery est considérée comme l'une des technologies les plus importantes pour les futures améliorations des processus IC.

Intel dit qu'il introduira la technologie dans les produits l'année prochaine, TSMC dit qu'elle sera disponible pour ses clients en 2025 et Samsung dit qu'elle sera utilisée dans son processus 2 nm à venir fin 2025.

Applied a caractérisé la technologie comme fournissant l'équivalent de deux générations de nœuds de processus.

imec, pionnier de la technologie, la décrit dans cet article de Naoto Horiguchi et Eric Beyne.

"Les puces Future pourraient bien rompre la tradition de fournir de l'énergie via le frontside de la puce : un réseau de distribution d'énergie arrière (BSPDN) a montré des avantages évidents en termes de performances.

Des progrès significatifs ont été obtenus dans l'activation des étapes critiques du processus, notamment la mise en œuvre de rails d'alimentation enterrés, l'amincissement extrême des tranches et le traitement par nano-via Si-via.

UNréseau de distribution d'énergie est conçu pour fournir une alimentation électrique et une tension de référence (c'est-à-dire, VDD et VSS) aux dispositifs actifs sur la matrice le plus efficacement possible. Traditionnellement, il est réalisé sous la forme d'un réseau de fils métalliques à faible résistance fabriqués par traitement de fin de ligne (BEOL)sur la face avant de la plaquette . Le réseau de distribution d'énergie partage cet espace avec le réseau de signalisation, c'est-à-dire les interconnexions conçues pour transporter le signal.

Pour fournir de l'énergie du boîtier aux transistors, les électrons traversent les 15 à 20 couches de la pile BEOL à travers des fils métalliques et des vias qui deviennent de plus en plus étroits (donc plus résistifs) à l'approche des transistors. Sur leur chemin, ils perdent de l'énergie, ce qui entraîne une livraison de puissance ouBaisse IR lors de la mise hors tension. En arrivant au plus près du transistor, c'est-à-dire au niveau de la cellule standard, les électrons se retrouvent dans les rails de puissance et de masse VDD et VSS organisés dans la couche Mint du BEOL. Ces railsprendre de l'espace à la frontière et entre chaque cellule standard. De là, ils se connectent à la source et au drain de chaque transistor via un réseau d'interconnexion de milieu de ligne.

Figure 1 - Représentation schématique d'un réseau de distribution d'alimentation frontal traditionnel.

Mais à chaque nouvelle génération de technologie, cette architecture BEOL traditionnelle a du mal à suivre le rythme de la mise à l'échelle des transistors. Aujourd'hui, les « interconnexions électriques » se disputent de plus en plus l'espace dans le réseau complexe BEOL et représentent au moins 20 % des ressources de routage. De plus, les rails d'alimentation et de masse occupent une surface considérablement importante au niveau de la cellule standard,limiter davantage la mise à l'échelle de la hauteur de cellule standard . Au niveau du système, lela densité de puissanceet la chute IR augmentent considérablement, mettant les concepteurs au défi de maintenir la marge de 10 % autorisée pour la perte de puissance entre le régulateur de tension et les transistors.

Un réseau de distribution d'énergie arrière promet de résoudre ces problèmes. L'idée est dedécoupler le réseau de distribution d'énergie du réseau de signalisation en déplaçant l'ensemble du réseau de distribution d'énergie à l'arrière de la tranche de silicium, qui ne sert aujourd'hui que de support. À partir de là, il permet de fournir une alimentation directe aux cellules standard via des lignes métalliques plus larges et moins résistives, sans que les électrons n'aient à traverser la pile BEOL complexe. Cette approche promet deavantage la baisse IR, améliorer les performances de livraison de puissance, réduire la congestion du routage dans le BEOL et, lorsqu'il est correctement conçu, permettre une mise à l'échelle de la hauteur de cellule standard supplémentaire. [1]

Figure 2 - Un réseau de distribution d'alimentation arrière permet de découpler la distribution d'alimentation du réseau de signalisation.

Avant de détailler le flux de processus pour fabriquer un réseau de distribution d'énergie arrière, nous introduisonsdeux catalyseurs technologiques: rail d'alimentation enterré (BPR) et nano-through-silicon-vias (nTSV).

BPR est un booster de mise à l'échelle technologique qui redimensionne davantage la hauteur de cellule standard et réduit la chute IR. Il s'agit d'une construction de ligne métallique enfouie sous les transistors - partiellement dans le substrat Si, partiellement dans l'oxyde d'isolation à tranchée peu profonde. Il prend le rôle des rails d'alimentation VDD et VSS qui ont traditionnellement été mis en œuvre dans le BEOL au niveau de la cellule standard. Ce passage historique de BEOL vers le front-end-of-line (FEOL) permet de réduire le nombre de pistes Mint, permettant un rétrécissement supplémentaire de la cellule standard. De plus, lorsqu'il est conçu perpendiculairement à la cellule standard, la taille du rail peut être assouplie, ce qui réduit encore la chute IR.

Le potentiel des BPR peut être pleinement exploité lorsqu'il est combiné avec les nTSV,vias à rapport d'aspect élevé traités dans la face arrière de la plaquette amincie . Ensemble, ils permettent de fournir la puissance de l'arrière de la plaquette aux dispositifs actifs du front-end de la manière la plus efficace, c'est-à-dire avec les gains les plus importants en termes de réduction de chute IR.

Figure 3 – Représentation schématique d'une mise en œuvre d'un réseau de distribution d'énergie arrière où les nanofeuilles se connectent à l'arrière de la plaquette via des BPR et des nTSV.

Lors de la conférence IEDM 2019, ces promesses ont été quantifiées par la recherche imec en collaboration avec Arm [2].Arm a exécuté une simulation sur l'une de leurs unités centrales de traitement (CPU) conçues avec des règles de conception avancées. Ils ont comparé trois façons de fournir la puissance : la fourniture de puissance frontale conventionnelle, la fourniture de puissance frontale en combinaison avec des BPR et la fourniture de puissance arrière avec des nTSV atterrissant sur des BPR. En termes d'efficacité de livraison de puissance, ce dernier a été le grand gagnant. Les cartes thermiques de puissance sur puce ont montré que les BPR avec alimentation frontale pouvaient réduire la chute IR d'environ 1,7x par rapport à l'alimentation électrique frontale traditionnelle. MaisBPR avec alimentation arrièreont fait encore mieux : ils ont substantiellementréduit la baisse IR de 7x.

Figure 4 - Comparaison de différentes approches de distribution de puissance en termes de chute IR dynamique.

Ci-dessous, nous dévoilonsflux de processusfaire une implémentation spécifique d'un BSPDN, dans laquellenTSV– traité dans un dos de plaquette extrêmement aminci –atterrir au dessus des BPR . Les dispositifs, par exemple des FinFET mis à l'échelle traités dans la face avant de la tranche, se connectent à la face arrière de la tranche via les BPR et les nTSV.

Figure 5 – Flux de processus pour un réseau de distribution d'alimentation arrière avec des BPR se connectant à des nTSV. Pour des raisons de simplification, certains détails de l'étape 1 ont été omis dans les étapes 2 et 3, y compris la connexion entre BPR et les appareils.

Le flux de processus commence par la croissance d'une couche de SiGe au-dessus d'une tranche de Si de 300 mm. La couche SiGe sert ensuite decouche d'arrêt de gravure pour terminer l'amincissement du wafer (étape 2). Ensuite, une fine couche de recouvrement Si est développée au-dessus de la couche SiGe : le point de départ pour fabriquer leappareil et rail d'alimentation enterré . Les rails d'alimentation enterrés sont définis après une isolation en tranchée peu profonde. Les tranchées, gravées dans la couche de couverture Si, sont remplies d'oxyde liner et de métal, par exemple W ou Ru. Les rails enterrés résultants ont généralement une largeur d'environ 30 nm et un pas d'environ 100 nm. Le métal est ensuite encastré et coiffé par un diélectrique. Le traitement des dispositifs (dans ce cas, les FinFET mis à l'échelle) est terminé après la mise en œuvre du BPR, et les BPR sont connectés à la région de source/drain des transistors via le via VBPR et la ligne M0A. La métallisation Cu complète le traitement frontal.

La plaquette contenant les appareils et les BPR est retournée et la face avant "active" estlié à une tranche de support de couverture . Ceci est accompli en utilisant une liaison par fusion diélectrique SiCN à SiCN à température ambiante, suivie d'un recuit post-liaison à 250°C. Ensuite, l'arrière de la première plaquette peut être aminci à l'endroit où se trouve l'arrêt de gravure SiGe.Amincissement est activé par une combinaison d'étapes séquentielles de meulage arrière, de polissage mécano-chimique (CMP) et d'étapes de gravure sèche et humide. La couche SiGe est retirée à l'étape suivante et la plaquette est prête pour le traitement nTSV.

Après avoir déposé une couche de passivation au verso, leLes nTSV sont modelés à partir de l'arrière de la plaquette par un processus de lithographie d'alignement à travers le Si. Les nTSV sont gravés à travers le Si (qui fait plusieurs centaines de nm de profondeur) et atterrissent sur la pointe du BPR. Ensuite, les nTSV sontrempli avec revêtement en oxyde et métal (W). Dans cette mise en œuvre spécifique, ils sont intégrés au pas de 200 nm sans consommer aucune zone de la cellule standard. Le flux est complété par le traitement d'un ou plusieurscouches métalliques arrière, connectant électriquement la face arrière de la plaquette au BPR en face avant via les nTSV.

La mise en œuvre d'un réseau d'alimentation électrique arrière ajoute de nouvelles étapes à la fabrication des puces. Au cours des dernières années, imec a démontré divers blocs de construction technologiques critiques, relevant progressivement les défis des nouvelles étapes de production. [3,4,5]

Dans le flux de fabrication proposé, des rails d'alimentation enterrés sont mis en œuvre dans le FEOL, avant le traitement du dispositif. Cette mise en œuvre signifie que le rail métallique est soumis aux étapes de traitement à haute température appliquées lors de la fabrication ultérieure du dispositif. Pour les fabricants de puces, cela peut sembler aussi perturbateur que d'introduire Cu dans le BEOL il y a plusieurs décennies. Par conséquent, lachoix du métal utilisé pour fabriquer le BPR est cruciale. Imec a pu démontrer avec succès l'intégration de rails d'alimentation enterrés en métaux réfractaires – des éléments métalliques comme le Ru ou le W qui sont très résistants à la chaleur. Garder le rail métallique encapuchonné pendant le traitement FEOL ultérieur était une mesure supplémentaire pour éviter la contamination de l'avant.

Imec estime que l'utilisation de nTSV en combinaison avec des BPR est un schéma de mise en œuvre très prometteur en termes d'évolutivité et de performances. Il existe également d'autres implémentations d'un réseau de distribution d'alimentation arrière, chacune faisant des compromis sur les performances de distribution d'alimentation, la consommation de zone de cellule standard et la complexité frontale hors ligne.

Amincissement extrême des plaquettes à quelques 100 nm de Si est nécessaire pour exposer les nTSV et minimiser leur résistivité (et donc la chute IR). Cela limite fortement la variation d'épaisseur autorisée, qui peut être induite lors des différentes étapes d'amincissement de la tranche. Imec collabore avec plusieurs partenaires pour améliorer les chimies utilisées pour la gravure. La gravure humide finale, par exemple, permet un processus d'atterrissage en douceur très sélectif s'arrêtant sur la couche de SiGe. Dans la dernière étape du processus d'amincissement, la couche d'arrêt de gravure SiGe est retirée dans une chimie dédiée où une très haute sélectivité au Si est requise. De cette façon, la couche de recouvrement en Si peut être exposée avec unvariation d'épaisseur totale inférieure à 40 nm.

Une autre préoccupation est laimpact thermique auto-échauffement de l'appareil en raison de l'amincissement extrême du substrat Si (sinon dissipant la chaleur). Les travaux de modélisation préliminaires indiquent que l'effet d'auto-échauffement peut, dans une large mesure, être contré par les lignes métalliques à l'arrière de la plaquette, qui fournissent une propagation thermique latérale supplémentaire. Des simulations thermiques plus détaillées sont actuellement en cours pour mieux comprendre. [6]

L'étape de liaison de tranche déforme de façon inhérente la première tranche « active ». Cette distorsion remet en question l'étape de lithographie nécessaire pour modeler les nTSV sur la face arrière de la plaquette. Plus précisément, cela remet en question la précision avec laquelle les nTSV doivent être alignés sur la couche BPR inférieure. Étant donné que nous traitons des caractéristiques qui ont des dimensions de cellule standard, l'exigence de superposition devrait être meilleure que 10 nm. L'alignement de la lithographie conventionnelle peut cependant ne pas compenser suffisamment ledistorsion de plaquette . Heureusement, les progrès de la liaison plaquette à plaquette permettent une réduction significative des erreurs d'alignement et des valeurs de distorsion. De plus, en utilisant des techniques avancées de correction de lithographie, leerreur de superpositionde la lithographie nTSV par rapport aux structures BPR peut être réduite àmoins de 10nm.

Une question importante demeure : les étapes de processus nouvellement ajoutées, telles que l'intégration BPR, l'amincissement des plaquettes et le traitement nTSV, ont-elles un impact sur les performances électriques des dispositifs fabriqués dans le frontal ?

Pour répondre à cette question, imec a récemment construit unvéhicule d'essai en utilisant le flux de fabrication et les étapes de processus améliorées décrites ci-dessus. Dans ce véhicule de test, les FinFET mis à l'échelle se connectent avec un contrôle de superposition étroit à l'arrière de la tranche via des nTSV de 320 nm de profondeur atterrissant sur les BPR. Les BPR se connectent également à la métallisation frontale via la couche M0A et V0 via. Cette connexion frontale, entre autres, a permis aux chercheurs d'évaluer les performances électriques des appareils avant et après le traitement arrière. Avec ce véhicule d'essai, imec a montré queLes performances FinFET n'ont pas été dégradées par mise en œuvre BPR et traitement arrière, à condition qu'une étape de recuit soit effectuée à la fin pour obtenir des propriétés optimales du dispositif. [4]

Figure 6 - Image TEM montrant des FinFET mis à l'échelle connectés à l'arrière et à l'avant de la plaquette.

Certains fabricants de puces ont annoncé publiquement l'introduction de réseaux d'alimentation arrière dansCI logiques de 2 nm et au-delà nœud technologique. C'est à ce moment que les transistors à nanofeuilles font leur entrée. Cependant, la nouvelle technologie de routage peut être utilisée pour une large gamme d'architectures de transistors.La feuille de route d'Imec prévoit son introduction dans les nœuds de technologie avancée, avec des transistors à nanofeuilles dans des cellules standard 6T. La combinaison avec BPR aidera alors à pousser les hauteurs de cellule standard en dessous de 6T.

Mais le domaine d'application s'étend au-delà des circuits intégrés monopuce 2D : il est également prometteur pour l'amélioration des performances deSystèmes 3D sur puce (SOC 3D). Imaginez une implémentation 3D-SOC où certaines ou toutes les macros de mémoire sont placées dans un dé supérieur tandis que la logique est placée sur un dé inférieur. Du côté de la technologie, cela peut être réalisé en liant la face avant active de la « tranche logique » à la face avant active de la « tranche de mémoire ». Dans cette configuration, les faces arrière d'origine des deux tranches résident désormais à l'extérieur du système 3D-SOC. Nous pouvons maintenant penser à exploiter la face arrière « libre » de la « plaquette logique » pour alimenter les circuits logiques centraux gourmands en énergie. Cela peut être accompli de la même manière que celle proposée pour les SOC 2D. La principale différence : la plaquette de couverture factice d'origine - introduite précédemment pour permettre l'amincissement de la plaquette - est maintenant remplacée par une seconde plaquette active (dans ce cas, une plaquette de mémoire).

Figure 7 – Représentation schématique d'un 3D-SOC avec mise en œuvre de l'alimentation arrière.

Bien qu'une telle conception n'ait pas encore été mise en œuvre expérimentalement, les premières évaluations du point de vue de la chute IR sont très encourageantes. La solution proposée a été validée sur unemémoire sur logique conception partitionnée à l'aide d'un kit de conception de processus de recherche de nœud avancé (PDK). La mise en œuvre d'un réseau d'alimentation arrière avec des nTSV et des BPR a donné des résultats prometteurs : 81 % et 77 % de réduction moyenne et maximale de la chute IR pour la matrice inférieure par rapport à l'alimentation frontale conventionnelle. Cela rend la fourniture d'alimentation arrière idéale pour la fourniture d'alimentation IC 3D dans les nœuds CMOS avancés. [7]

Pour les conceptions 2D et 3D, le concept d'exploitation desdos libre de la plaquettepeut potentiellement êtreétendu à d'autres fonctions en ajoutant des périphériques spécifiques à l'arrière, tels que des E/S ou des périphériques ESD. Imec, par exemple, a combiné le traitement arrière avec la mise en œuvre d'un condensateur métal-isolant-métal (MIMCAP) 2,5D (c'est-à-dire en forme de pilier), qui sert de condensateur de découplage. Le MIMPCAP 2.5D augmente la densité de capacité avec un facteur de 4 à 5, permettant une amélioration supplémentaire de la chute IR. Les résultats ont été dérivés d'un cadre de modélisation de goutte IR calibré avec des données expérimentales."